在今年于加州旧金山举办的第 67 届国际电子器件会议(IEDM 2021)上，三星与 IBM 在“3D at the Device Level”讨论环节宣布，其已携手在下一代半导体芯片的设计技术上取得了重大突破。

谈话期间 ，IBM 与 三星 解释了如何通过将电路从水平改到垂直方向，同时让占地面积缩小的半导体芯片更加强大和高效。

在经历了数十年的无数次工艺进步之后，我们现在可以将数十亿个晶体管放入一枚小巧的芯片中。

然而随着工艺日渐逼近原子极限，半导体行业正在向垂直方向积极转进。WCCFTech 指出，受基于沟槽的 DRAM 垂直存取晶体管的启发，IBM 和三星的一支研究团队描述了他们是如何改变晶体管架构的。

具体说来是，他们在体硅上使用了所谓的“垂直输送纳米片”(简称 VTFET)和 45nm 纳米栅极工艺，来制造一款互补金属氧化物半导体(CMOS)元件。

此前的 2D 半导体芯片，都是水平放置在硅表面上的，而电流则沿着水平方向去流动。不过得益于 3D 垂直设计，新技术将有助于突破摩尔定律的性能限制，以达成更高的能源效率。

与当前的鳍式场效应晶体管(FinFET)相比，VTFET 有望带来翻倍的性能、以及高达 85% 的效率提升。(加密货币挖矿行业也有望获益于此)

在搞定了栅极长度和间隔尺寸(决定栅极 / 晶体管间距)这两个关键因素之后，3D 垂直器件设计方案使得芯片制造商能够继续沿着摩尔定律的方向去发展。

此外由于降低了静电和寄生损耗(SS=69/68 mV/dec 且 DIBL= <30mV)，VTFET 器件有望提供出色的工作电压和驱动电流。

最后，虽然目前尚无任何有关 VTFET 商用商品将于何时到来的消息，但包括 英特尔 在内的多家科技巨头，均在埃级芯片的研究上投入了大量的心力。

关键词： 三星 电路 占地面积 设计技术